반도체 질문은 반도체 전문가 서재범쌤에게!
정확한 답변을 위해 아래 양식에 맞춰 질문글을 작성해주세요 :)

■ 전공

전기전자공학

■ 세부 질문 분야
(ex. 회로설계직무/양산기술직무/메모리소자/DRAM/MOSFET/포토공정/CVD 등)

소자 scaling

■ 상세 질문 내용
(ex. 질문을 하게 된 강의명과 챕터명 or 도서의 페이지까지 구체적으로 적어주시면 더 좋아요! 일반 질문인 경우 강의명과 도서명은 적어주지 않아도 됩니다^^)

transistor scaling관련해서 질문사항이 있습니다

TR scaling down시 gate와 gate ox.가 줄어들 때 발생하는 문제점이 어떤게 있을지요? 또 어떻게 개선하는지 궁금합니다.

(IMP공정 3년정도 경력이 있고, 공정설계 측면에서 설명주시면 감사하겠습니다 / 제가 아는 부분에 대해서도 글 남겼는데 혹시 잘못된점은 없는지, 혹시 다른의견이 있으시면 comment부탁드립니다)

1. gate가 줄어들경우 생기는 문제점
    1) TR scaling시, gate길이가 줄어들면서 채널길이가 짧아지므로, short channel effect에 의한 punch through 발생
     -> 이를 해결하기위해서 source, drain 반대type의 Halo IMP doping으로 depletion region을 작게 형성하여 해결함

2. gate ox가 줄어들경우 생기는 문제점
    1)gate길이와 마찬가지로 gate ox.가 줄어들 때, source와 drain사이에 걸리는 electric field증가
       gate ox를 충분히 tunneling 할 수 있는 hot carrier effect발생(gate에 전자가 trap되면 Vt에 큰 영향 미침)
        -> 이를 해결하기 위해서, gate side wall공정 or LDD IMP로 전계방향을 아래로 낮춰서 hot carrier effect를 제어함