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문턱전압이 낮게 나오는 이유

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반도체 질문은 반도체 전문가 서재범쌤에게!
정확한 답변을 위해 아래 양식에 맞춰 질문글을 작성해주세요 :)

■ 전공

화학공학과

■ 세부 질문 분야
(ex. 회로설계직무/양산기술직무/메모리소자/DRAM/MOSFET/포토공정/CVD 등)

소자 / 양산기술

■ 상세 질문 내용
(ex. 질문을 하게 된 강의명과 챕터명 or 도서의 페이지까지 구체적으로 적어주시면 더 좋아요! 일반 질문인 경우 강의명과 도서명은 적어주지 않아도 됩니다^^)

안녕하세요, 개인적으로 Vt와 관련된 질문을 하고싶습니다.

개인적으로 엔지닉 책이 반도체 내용이 정말 상세하게 잘 정리되어있어서, 개인적인 공부하기에 너무 좋은 것 같습니다.

우선 이렇게 질문 받아주셔서 너무 감사드립니다.

다름이 아니오라, MOSFET에서, 공정 진행 후 목표 Vt값보다 값이 더 낮게 나왔을 경우, 이러한 원인에 어떤 것들이 있을지가 궁금합니다.

소자에 대한 지식이 부족해, 공정과 연관해서 생각해보면

implant 공정에서 p형에 B가 많이 임플란트되어서, gate 전압의 작은 증가에도 많은 전자가 채널을 형성하게 되어 Vt가 낮아졌을 것이라고 생각했습니다.

그러므로 붕소의 농도를 감소시켜야 정상 웨이퍼와 동일한 특성을 보일것이라고 생각했습니다.

하지만 실제로 Vt와 관련된 요소들이 너무 다양하다고 생각되는데, 제 수준에서는 잘 모르겠더라구요.

답변 부탁드립니다. 감사합니다.

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작성자 퍼지는젤리

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